A Samsung Electronics apresenta “tecnologia de empacotamento 3D” que monta verticalmente diferentes tipos de chips para funcionar como um único chip. À medida que cresce a demanda por semicondutores de ponta aplicados à inteligência artificial generativa (IA) e à “IA no dispositivo”, a atenção está focada em saber se a nova tecnologia será uma arma secreta para perseguir a rival TSMC.
De acordo com a indústria, no dia 12 (horário local), a Samsung Electronics (CEO Jong-hee Han, Kyeong-hyeon Gyeong) apresentará “SAINT”, uma nova tecnologia de embalagem de semicondutores 3D, a partir do próximo ano. A embalagem é um processo que conecta diferentes tipos de chips e os faz funcionar como uma só peça. A embalagem 3D apresenta os chips empilhados verticalmente, ao contrário da embalagem normal, que coloca os chips horizontalmente.
A Samsung Electronics concluiu a validação de sua tecnologia “Saint-S”, que empilha memória de acesso aleatório (SRAM), que atua como um armazenamento temporário de dados, sobre um processador, como uma unidade central de processamento (CPU). No próximo ano, a tecnologia será validada para “Saint-D”, que coloca DRAM para armazenamento de dados em cima de processadores como CPUs e unidades de processamento gráfico (GPUs), e “Saint-L”, que coloca processadores como processadores de aplicativos . (AP) acima e abaixo, e afirma que planeja concluir.
A embalagem, uma das etapas finais na fabricação de semicondutores, coloca o chip em uma caixa protetora para evitar corrosão e fornece uma interface para integração e conexão de chips já fabricados.
Atualmente, as embalagens 2,5D são consideradas de última geração. O empacotamento 2,5D é um arranjo horizontal de chips de memória, como processadores e memória de alta largura de banda (HBM), em um componente de empacotamento chamado “interposer de silício”. Os chips são conectados através de intermediários de silício. O “AI Accelerator” da NVIDIA também está sendo produzido com pacotes 2.5D.
Por outro lado, o encapsulamento 3D não requer um mediador de silício porque o chip é colocado de cima para baixo. Em vez disso, os chips são conectados diretamente através da tecnologia de silício através de eletrodo de aterramento (TSV). Como os chips não precisam ser conectados lado a lado, a utilização do espaço, a velocidade de processamento de dados e a eficiência energética podem ser melhoradas por meio da conexão direta.
Os principais fabricantes de chips, como TSMC, Samsung, UMC e Intel, competem ferozmente por embalagens avançadas que integram diferentes semicondutores ou conectam vários chips verticalmente.
A empresa taiwanesa TSMC é conhecida por fornecer “SoIC”, um serviço de embalagem 3D, para produzir chips para Apple, Nvidia, etc.
No início deste mês, a UMC de Taiwan, juntamente com Winbond, ASE, Faraday e Cadence, lançaram um projeto IC 3D chip-to-wafer (W2W) para integrar memória e processadores de forma eficiente.
A Intel também está usando uma tecnologia de empacotamento 3D chamada “Foveros” para produzir em massa seus chips mais recentes.
A razão pela qual a Samsung Electronics se concentra no desenvolvimento de embalagens 3D é que a importância do processo de embalagem aumenta a cada ano. Dadas as limitações da tecnologia de processamento de ultraprecisão que produz chips individuais em tamanhos pequenos, as empresas de semicondutores estão se concentrando em embalagens que melhorem o desempenho, organizando e conectando adequadamente os chips fabricados.
A empresa de pesquisa de mercado Yole Intelligence prevê que o tamanho do mercado de embalagens avançadas crescerá de US$ 44,3 bilhões (cerca de 58,6 trilhões de KRW) em 2022 para US$ 78,6 bilhões (cerca de 104 trilhões de KRW) em 2028.
A demanda por embalagens 3D em torno de semicondutores avançados aplicados à IA generativa, IA no dispositivo, etc. Sabe-se que a Samsung Electronics planeja usar a tecnologia Saint para melhorar o desempenho de semicondutores no data center de IA e pontos de acesso para smartphones com funções de IA no dispositivo.
Repórter Park Chan cpark@aitimes.com
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